Altera Designing with Quartus II

Routinierte Anwender, die ihre Kenntnisse zu Quartus II erweitern und die neuesten Funktionen und Techniken produktiver einsetzen möchten.

Entwickler, die noch keine Erfahrung mit Quartus II haben und sich schnell und umfassend mit allen wichtigen Funktionsmerkmalen vertraut machen wollen. (Informationen zu den Teilnahmevoraussetzungen finden Sie weiter unten).

• Optimale Nutzung aller Funktionen der Quartus II-Software bei der Designimplementierung
• Definition von Zwangsbedingungen und Durchführung statischer Zeitablaufanalysen mit TimeQuest
• Techniken zur inkrementellen Kompilierung, z. B. Erstellung von LogicLockTM-Regionen (Floorplanning) und Partitionen für kürzere Kompilierungszeiten und schnelleres Timing-Closure
• Kalkulation, Analyse und Optimierung des Leistungsverbrauchs
• Skriptbasierte Automatisierung des Design-Flows für gesteigerte Produktivität und Qualität
• Funktions- und Timing-Simulation mit ModelSim®
• Fehlerbehebung von Designs mit SignalTap® II und SignalProbe

Alle Kursteilnehmer sollten im Umgang mit dem Computer vertraut sein und über Grundkenntnisse in digitalem Design verfügen.

Der Kurs ist schwerpunktmäßig auf die eher fortgeschrittenen Funktionen von Quartus II ausgerichtet. Grundkenntnisse in Quartus II sind von Vorteil, werden aber nicht vorausgesetzt. Das entsprechende Wissen kann im Rahmen des Online-Tutorials zu Quartus II erworben werden, das auch im Internet unter www.altera.com verfügbar ist.

Quartus® II and the Design Flow

Review of Quartus II basics • Creating assignments and constraints • Dynamic checking • The Pin Planner • CSV import/export • Virtual pins • Creating and comparing revisions • Running Place and Route • Third party tool integration • Downloading and programming the target device • JTAG chains • Using non-Altera devices • Converting programming files and indirect JTAG programming (JIC)

Advanced Use of Quartus® II

Version-compatible databases • Optimisation options • WYSIWYG re-synthesis • Physical synthesis • Design analysis • Using the RTL, technology and state machine viewers • Cross-probing • Intelligent message suppression • Design rule checker (design rule assistant)

Understanding and Mastering TimeQuest and SDC Constraints

The TimeQuest Static Timing Analyser • Concepts • Interface • Presentation of Synopsys Design Constraints (SDC) format • SDC terminology • Using TimeQuest from the GUI and from SDC files • Understanding the TimeQuest reports • Practical applications to usual applications (constraining a single clock, input and output maximum and minimum delays, I/Os anlysis, PLLs, etc.) • Early timing estimation

Incremental Compilation

Preparing a project for incremental flow • Creating design partitions • Combining with floorplan constraints using LogicLock • Exporting and importing a design • Performance preservation • top-down and bottom-up flows

Power Analysis and Optimisation

Using PowerPlay • Early estimation and finer vector-based statistical estimation • Using the power optimisatin adviser

Design Flow Automation

For improved productivity and quality, design tasks and project management can be automated and secured with command-line and Tcl scripts: Project creation • File management, archiving, cleanup, compilation, result testing, etc.

Simulation

Functional simulation and post-layout timing simulation with ModelSim • Quick overview of ModelSim AE (Altera Edition) • RTL simulation, compilation and simulation scripts • Adapting the test bench to the timing model • Generation and compilation of the VITAL model & SDF file

SignalTap® II and SignalProbe

Take advantage of free Embedded Logic Analysers to debug your design. The three modes • Configuration • Using the Logic Anaylsis Interface • Capturing/displaying • Saving data • Taking advantage of the segmented mode • Using the MegaWizard • Advanced Triggering • Signal Probe and the logic analyser interface • Purpose and use

Design Space Explorer

Concepts and Use

In-System Memory Contents Editor

Concept and Use • Applications •

Designing with Quartus II is available both as a publicly scheduled course and for in-house delivery. On scheduled courses, all the topics listed above will be taught. Additional exercises and optional topics may be taught at the course leader's discretion, depending on the time available and on the interests of the delegates.

For in-house delivery, there is more scope for customising the course contents. In particular, the following modules are available. Please call Doulos to discuss your requirements.

Techniques for Optimising Area and Timing

Making your RTL code mor efficient • Optimising arithmetic •Resource sharing • Identifying and understanding the critical paths • Using the optimisation advisor • Physical synthesis and advanced options • Tips for improving RTL coding.

Advanced Timing Analysis with TimeQuest

Advanced concepts • Recovery/removal analysis • Optimising arithmetic • Resource sharing • Identifying and understanding the critical paths • Using the optimisation advisor • Physical synthesis and advanced options • Tips for imporving RTL coding.

SignalTap II

Advanced Triggering

Interfacing to External Memory

This module covers the use of Altera's memory interface IP, using the example of DDR memory: Customising and using a High Performance DDR memory controller in a Quartus II project • Verification using simulation, static timing analysis and in-system testing with SignalTap II • Understanding termination