Altera Designing with Quartus II ist ein 3-tägiger Intensivkurs für Altera® FPGA-Entwickler, einschließlich Cyclone® und Stratix®. Sie lernen den optimalen Einsatz der neuesten Funktionsmerkmale der Quartus II-Software kennen und erfahren, wie Sie mit Features wie dem TimeQuest Timing-Analyzer, inkrementellem Design oder dem PowerPlay-Tool zur Leistungsanalyse und -optimierung Ihre Produktivität und Effizienz maximieren.
Zur Vertiefung des Lerninhalts sind etwa 50 % der Unterrichtszeit für praktische übungen reserviert. Die übungen werden mithilfe einer Entwicklungsplatine durchgeführt und sind damit ideal auf die praktische Anwendung der erlernten Techniken ausgelegt.
Der Kursinhalt von Altera Designing with Quartus® II wurde von ALSE, einem Doulos Specialist Partner, auf der Grundlage von Altera-Originalmaterial entwickelt und wird regelmäßig aktualisiert. Doulos und ALSE sind Approved Altera Training Partners.
Routinierte Anwender, die ihre Kenntnisse zu Quartus II erweitern und die neuesten Funktionen und Techniken produktiver einsetzen möchten.
Entwickler, die noch keine Erfahrung mit Quartus II haben und sich schnell und umfassend mit allen wichtigen Funktionsmerkmalen vertraut machen wollen. (Informationen zu den Teilnahmevoraussetzungen finden Sie weiter unten).
Alle Kursteilnehmer sollten im Umgang mit dem Computer vertraut sein und über Grundkenntnisse in digitalem Design verfügen.
Der Kurs ist schwerpunktmäßig auf die eher fortgeschrittenen Funktionen von Quartus II ausgerichtet. Grundkenntnisse in Quartus II sind von Vorteil, werden aber nicht vorausgesetzt. Das entsprechende Wissen kann im Rahmen des Online-Tutorials zu Quartus II erworben werden, das auch im Internet unter www.altera.com verfügbar ist.
Review of Quartus II basics • Creating assignments and constraints • Dynamic checking • The Pin Planner • CSV import/export • Virtual pins • Creating and comparing revisions • Running Place and Route • Third party tool integration • Downloading and programming the target device • JTAG chains • Using non-Altera devices • Converting programming files and indirect JTAG programming (JIC)
Version-compatible databases • Optimisation options • WYSIWYG re-synthesis • Physical synthesis • Design analysis • Using the RTL, technology and state machine viewers • Cross-probing • Intelligent message suppression • Design rule checker (design rule assistant)
The TimeQuest Static Timing Analyser • Concepts • Interface • Presentation of Synopsys Design Constraints (SDC) format • SDC terminology • Using TimeQuest from the GUI and from SDC files • Understanding the TimeQuest reports • Practical applications to usual applications (constraining a single clock, input and output maximum and minimum delays, I/Os anlysis, PLLs, etc.) • Early timing estimation
Preparing a project for incremental flow • Creating design partitions • Combining with floorplan constraints using LogicLock • Exporting and importing a design • Performance preservation • top-down and bottom-up flows
Using PowerPlay • Early estimation and finer vector-based statistical estimation • Using the power optimisatin adviser
For improved productivity and quality, design tasks and project management can be automated and secured with command-line and Tcl scripts: Project creation • File management, archiving, cleanup, compilation, result testing, etc.
Functional simulation and post-layout timing simulation with ModelSim • Quick overview of ModelSim AE (Altera Edition) • RTL simulation, compilation and simulation scripts • Adapting the test bench to the timing model • Generation and compilation of the VITAL model & SDF file
Take advantage of free Embedded Logic Analysers to debug your design. The three modes • Configuration • Using the Logic Anaylsis Interface • Capturing/displaying • Saving data • Taking advantage of the segmented mode • Using the MegaWizard • Advanced Triggering • Signal Probe and the logic analyser interface • Purpose and use
Concepts and Use
Concept and Use • Applications •
Designing with Quartus II is available both as a publicly scheduled course and for in-house delivery. On scheduled courses, all the topics listed above will be taught. Additional exercises and optional topics may be taught at the course leader's discretion, depending on the time available and on the interests of the delegates.
For in-house delivery, there is more scope for customising the course contents. In particular, the following modules are available. Please call Doulos to discuss your requirements.
Making your RTL code mor efficient • Optimising arithmetic •Resource sharing • Identifying and understanding the critical paths • Using the optimisation advisor • Physical synthesis and advanced options • Tips for improving RTL coding.
Advanced concepts • Recovery/removal analysis • Optimising arithmetic • Resource sharing • Identifying and understanding the critical paths • Using the optimisation advisor • Physical synthesis and advanced options • Tips for imporving RTL coding.
Advanced Triggering
This module covers the use of Altera's memory interface IP, using the example of DDR memory: Customising and using a High Performance DDR memory controller in a Quartus II project • Verification using simulation, static timing analysis and in-system testing with SignalTap II • Understanding termination
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