VHDL for Designers

• Ingenieure, die Kenntnisse im praktischen Einsatz von VHDL für FPGA- oder ASIC- erwerben möchten
• Entwickler, die kurz vor ihrem ersten VHDL-Designprojekt stehen
• Designer, die bereits Praxiserfahrungen im Einsatz von VHDL gesammelt haben, die ihre Kenntnisse jedoch in einer Trainingsumgebung erweitern und festigen möchten

VHDL for Designers

• Für FPGA Design erforderliche VHDL Sprachkonzepte und –aufbau
• Schreiben von VHDL Code für effektive RTL-Synthese
• Anwendung von VHDL Code auf eine FPGA Device-Bauweise
• Schreiben von einfachen VHDL Testbenches
• Tool-Flow von VHDL über Simulation, Synthese und Place und Route
• Schreiben von hochwertigem VHDL-Code mit bewährten Verfahrensweisen

Advanced VHDL

• Für komplexes FPGA- und ASIC-Design erforderliche VHDL Sprachkonzepte
• Zur Entwicklung anspruchsvoller Testbenches erforderlicher VHDL Sprachaufbau
• Codierung von hierarchischen Designs mit multiplen VHDL Design-Libraries
• Schreiben von wiederverwendbarem, parametisierbarem VHDL Code mit Gebrauch von Generics und Datentypen
• Durchführung von Gate-Level-Simulationen

Kursteilnehmer müssen an Essential Digital Design Techniques (oder gleichwertigem Training) teilgenommen haben oder gutes praktisches Grundwissen in digitalem Design mitbringen. Vorkenntnisse in VHDL oder Erfahrungen mit einer Softwaresprache sind nicht erforderlich.

Teilnehmer des Moduls Advanced VHDL müssen über grundlegende Erfahrung im Hardwaredesign verfügen und das Modul VHDL for Designers oder ein gleichwertiges Training absolviert haben. Wir haben die Erfahrung gemacht, dass Kursteilnehmer ihre Vorkenntnisse oft überschätzt haben. Wenn Sie sich nicht sicher sind, ist es wahrscheinlich am besten, am kompletten Comprehensive VHDL Training teilzunehmen.

VHDL for Designers (Tag 1-3)

Introduction

The scope and application of VHDL • Design and tool flow • FPGAs • The VHDL world

Getting Started

The basic VHDL language constructs • VHDL source files and libraries • The compilation procedure • Synchronous design and timing constraints

FPGA Design Flow (Practical exercises using a hardware board)

Simulation • Synthesis • Place-and-Route • Device programming

Design Entities

Entities and Architectures • Std_logic • Signals and Ports • Concurrent assignments • Instantiation and Port Maps • The Context Clause

Processes

The Process statement • Sensitivity list versus Wait • Signal assignments and delta delays • Register transfers • Default assignment • Simple Testbenches

Synthesising Combinational Logic

If statements • Conditional signal assignments and Equivalent process • Transparent latches • Case statements • Synthesis of combinational logic

Types

VHDL types • Standard packages • Integer subtypes • Std_logic and std_logic_vector • Slices and concatenation • Integer and vector values

Synthesis of Arithmetic

Arithmetic operator overloading • Arithmetic packages • Mixing integers and vectors • Resizing vectors • Resource sharing

Synthesising Sequential Logic

RISING_EDGE • Asynchronous set or reset • Synchronous inputs and clock enables • Synthesisable process templates • Implying registers

FSM Synthesis

Enumeration types • VHDL coding styles for FSMs • State encoding • Unreachable states and input hazards

Memories

Array types • Modelling memories • IP Generators • Instantiating generated components • Implementing ROMs

Basic TEXTIO

TEXTIO • READ and WRITE • Using TEXTIO for testbench stimulus and outputs • STD_LOGIC_TEXTIO

Advanced VHDL (Tag 4-5)

More About Types

Variables • Loops • Std_logic and resolution • Array and integer subtypes • Aggregates

Managing Hierarchical Designs

Hierarchical design flow • Library name mapping • Component declaration • Configuration • Hierarchical configurations • Compilation order

Parameterised Design Entities

Array and type attributes • Port Maps • Generics and Generic Maps • Generate statement • Generics and generate

Procedural Testbenches

Subprograms • Procedures • Functions • Parameters and Parameter Association • Package declarations • Package bodies • Subprograms in packages • Subprogram overloading • Operator overloading • Qualified expressions • RTL Procedures

Text-File-Based Testbenches

Assertions • Opening and closing files • Catching TEXTIO errors • Converting between VHDL types and strings • Checking simulation results • Initialising memories • Foreign bodies

Gate Level Simulation

Rationale for gate level simulation • VITAL tool flow • Reuse of RTL testbench at gate level • Comparison of RTL and gate level results • Behavioural modelling